[STAGE] Vérification et sécurisation des inputs pour le flow backend
❓ Contexte
Dans le cadre du développement de nos circuits haute performance, nous utilisons des flots backend avancés basés sur Synopsys Fusion. Ces flots reposent sur un grand nombre d’inputs critiques (RTL, contraintes de timing, UPF pour la gestion de puissance, floorplan, modes/corners, etc.). La cohérence et l’exhaustivité de ces inputs conditionnent directement le succès du déroulement du flow backend. L’objectif du stage est de : • Développer un outil de vérification des inputs (en Python), • Créer des testcases représentatifs pour exécuter tout ou partie du flow backend, • Automatiser la détection d’incohérences ou de manques dans les fichiers d’entrée par rapport au RTL, • Identifier le plus tôt possible les problèmes de contraintes ou de données insuffisantes, • Fiabiliser le flot en réduisant les itérations inutiles.
🎯 Description du stage
Encadré(e) par des experts backend, vous serez amené(e) à :
• Explorer et comprendre les dépendances entre les différents fichiers d’entrée du flow backend,
• Développer des scripts de vérification Python pour contrôler cohérence et complétude,
• Définir et automatiser des scénarios de test (designs et sous-flots) pour valider l’outil,
• Appliquer ces vérifications à différents domaines clés :
o Contraintes de timing (SDC),
o Gestion de puissance (UPF),
o Floorplan et informations physiques,
o MCMM (multi-mode multi-corner analysis),
o Extraction des parasitiques,
o Static Timing Analysis (STA).
• Générer des rapports clairs pour guider rapidement les ingénieurs sur les actions correctives
💻 Apports pédagogiques
Ce stage vous permettra de développer des compétences clés à l’interface entre méthodologie backend et développement logiciel :
• Compréhension approfondie du flow backend et de ses dépendances (RTL → GDS),
• Développement Python appliqué à l’automatisation et à la vérification,
• Expérience pratique sur des entrées critiques du flow (SDC, UPF, floorplan, MCMM, parasitiques, STA),
• Mise en place et validation de testcases backend,
• Contribution directe à la robustesse et la fiabilité des projets en conception de circuits.
Objectif final
À l’issue du stage, l’étudiant(e) aura conçu un outil de référence permettant de sécuriser et fiabiliser les inputs backend, réduisant les erreurs et accélérant la convergence du flow de conception.
➕Compétences requises
• Compétences solides en Python (parsing, automatisation, structuration de données),
• Intérêt marqué pour la conception numérique backend et les outils EDA,
• Rigueur, autonomie et esprit d’analyse
📍 Localisation : Grenoble ou Maisons-Laffitte/Sophia/Massy
- Département
- Hardware
- Localisations
- Grenoble , Valbonne Sophia Antipolis , Maisons-Laffitte, Massy
À propos de SiPearl
SiPearl développe Rhea, le microprocesseur européen haute performance et basse consommation dédié au supercalcul et à l’inférence d’intelligence artificielle.
Cette nouvelle génération de microprocesseurs s’adressera d’abord à l’écosystème d’EuroHPC qui déploie des supercalculateurs de classe mondiale en Europe pour résoudre des défis majeurs dans la recherche médicale, la sécurité, l'intelligence artificielle, la gestion de l’énergie et le climat, avec une empreinte environnementale réduite. 🌱
SiPearl travaille en étroite collaboration avec ses 30 partenaires du consortium European Processor Initiative (EPI) - grands noms de la communauté scientifique, des centres de calcul intensif et de l'industrie - qui sont ses parties prenantes, futurs clients et utilisateurs finaux.
SiPearl emploie plus de 200 personnes en :
- France (Maisons-Laffitte, Grenoble, Massy, Sophia Antipolis),
- Espagne (Barcelone)
- et Italie (Bologne)